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本文重點(dian)介紹近(jin)些(xie)年微波電路設計取得的(de)進步(bu)，這意(yi)味著現在采用硅芯片(pian)技術中的(de)低(di)相位噪(zao)聲 VCO 可以覆(fu)蓋(gai)一個倍頻程范(fan)圍
多年(nian)來，微(wei)波頻(pin)率生成使工程師面(mian)臨嚴峻的(de)(de)挑戰，不(bu)僅(jin)需要對模(mo)擬、數字、射(she)頻(pin)(RF)和(he)微(wei)波電子有深入的(de)(de)了解，尤(you)其是鎖相(xiang)環(PLL)和(he)壓控(kong)振蕩器(qi)(VCO)集成電路組(zu)件方面(mian)，還需要具備(bei)可調(diao)濾波、寬帶放大以及(ji)增益(yi)均衡等專業知(zhi)識。
本文重點(dian)介紹近些(xie)年微(wei)(wei)波電(dian)路設計取得的(de)(de)(de)進步(bu)，這(zhe)意(yi)味著現(xian)(xian)在(zai)采(cai)用硅芯片技術(shu)中的(de)(de)(de)低相位噪(zao)聲 VCO 可以覆蓋一個(ge)倍頻(pin)(pin)程范圍(wei)。在(zai)這(zhe)樣的(de)(de)(de) IC 上集成(cheng)輸出分(fen)頻(pin)(pin)器可以支(zhi)持(chi)幾個(ge)低頻(pin)(pin)倍頻(pin)(pin)程范圍(wei)，輸出集成(cheng)倍頻(pin)(pin)器則支(zhi)持(chi)單(dan)個(ge) IC 生成(cheng)高達(da) 32 GHz 的(de)(de)(de)頻(pin)(pin)率(lv)。隨(sui)著小(xiao)數(shu) N 分(fen)頻(pin)(pin) PLL 頻(pin)(pin)率(lv)合(he)成(cheng)器技術(shu)的(de)(de)(de)進步(bu)，現(xian)(xian)在(zai)微(wei)(wei)波頻(pin)(pin)率(lv)范圍(wei) rms 抖動可低至 60fs，具備無限小(xiao)的(de)(de)(de)頻(pin)(pin)率(lv)分(fen)辨率(lv)和(he)(he)極小(xiao)的(de)(de)(de)雜散信號(hao)。低插入損(sun)耗(hao)寬帶(dai)濾(lv)波器可以和(he)(he)這(zhe)些(xie)集成(cheng) PLL/VCO IC 配合(he)使用，以提高整個(ge)系統的(de)(de)(de)頻(pin)(pin)譜性(xing)能，大大降低了(le)微(wei)(wei)波和(he)(he)毫米波本地振蕩器帶(dai)來的(de)(de)(de)相關(guan)挑戰。
簡介
本地振蕩(dang)器(LO)是現(xian)代通信、汽車、工業和(he)儀(yi)器儀(yi)表(biao)應(ying)用(yong)中(zhong)的(de)(de)(de)關(guan)鍵(jian)組件。無論從(cong)基帶到(dao) RF 實施(shi)上變(bian)頻(pin)還是反(fan)過來的(de)(de)(de)下變(bian)頻(pin)，為(wei)汽車雷達(da)、材料檢測應(ying)用(yong)生成(cheng)(cheng)掃頻(pin)，或(huo)者為(wei)上述應(ying)用(yong)電(dian)路的(de)(de)(de)構(gou)建和(he)測試而(er)開發儀(yi)器儀(yi)表(biao)，我們生活(huo)的(de)(de)(de)很多方面都存在 LO。電(dian)路和(he)工藝技術的(de)(de)(de)進步(bu)已幫助降低了此類電(dian)路的(de)(de)(de)成(cheng)(cheng)本、復雜性和(he)面積；與過去需要更廣泛地混合使用(yong)有源和(he)無源技術相(xiang)比，現(xian)代集成(cheng)(cheng)電(dian)路大(da)大(da)降低了 LO 的(de)(de)(de)設計難度。
過去，適用(yong)于 GSM 等 2G 通(tong)信應用(yong)的大(da)部分 LO 都使用(yong)與 ADI 公司的 ADF4106 類似的整數(shu)(shu) N 分頻(pin) PLL，以及窄帶 T 封裝 VCO（例如(ru) VCO190-1846T）。在大(da)多數(shu)(shu)情況下，這些 VCO 的高品質因素(Q)使其非常(chang)易于滿(man)足該嚴苛標(biao)(biao)準下的相位噪(zao)聲規(gui)格。那時的手(shou)機(ji)一般只支持一種無線標(biao)(biao)準，標(biao)(biao)準本身(shen)的數(shu)(shu)據速率也(ye)有限（雖然 2G 網絡(luo)出色(se)的覆(fu)蓋(gai)率幫助手(shou)機(ji)獲得(de)了廣泛(fan)的市(shi)場認可(ke)）。基站(zhan) LO 一般是使用(yong)多種 IC 和 VCO 子模塊(kuai)組合而成的模塊(kuai)，如(ru)圖 1 所示。
圖 1. 適用(yong)于無線通(tong)信的 LO 模塊。
對(dui)無線(xian)數據速率(lv)以及與(yu)不同(tong)的(de)(de)(de)全(quan)球無線(xian)標準(zhun)(zhun)兼容性的(de)(de)(de)需求不斷(duan)提(ti)(ti)高(gao)，促(cu)進了寬帶(dai) VCO 的(de)(de)(de)發(fa)展，與(yu)窄帶(dai) VCO 相比(bi)，寬帶(dai) VCO 有助于實(shi)現更(geng)寬的(de)(de)(de)頻率(lv)覆蓋范圍，支(zhi)持更(geng)多的(de)(de)(de)新(xin)可(ke)用(yong)頻譜。支(zhi)持這(zhe)種數據吞吐量(liang)的(de)(de)(de)微波(bo)回程網(wang)(wang)絡也承受(shou)著壓力，需要支(zhi)持高(gao)階調制率(lv)，可(ke)針對(dui)不同(tong)范圍和標準(zhun)(zhun)進行配(pei)置(zhi)，同(tong)時幫助網(wang)(wang)絡提(ti)(ti)供(gong)商(shang)降低工程難度，提(ti)(ti)高(gao)投資(zi)回報率(lv)。為了支(zhi)持這(zhe)些網(wang)(wang)絡開發(fa)，典型(xing)的(de)(de)(de)信號分析(xi)儀(yi)使用(yong)了龐大笨重的(de)(de)(de)釔鐵石榴石(YIG)振(zhen)蕩器，以及使用(yong)類似技術的(de)(de)(de)笨重濾波(bo)器。
VOC 改進
開發集成硅芯片微(wei)波 VCO 面臨的(de)(de)最大技(ji)術挑戰是可(ke)用(yong)晶圓制造工藝(yi)中(zhong)的(de)(de) Q 值有限(xian)。在許多情況下，繞線電感（用(yong)于 T 封裝 VCO 中(zhong)）的(de)(de) Q 值可(ke)能從數百的(de)(de)典型值降至剛剛超(chao)過 10，因 Leeson 方程(cheng)的(de)(de)限(xian)制，Q 值會嚴重影響相(xiang)位(wei)噪聲(sheng)，根據此(ci)方程(cheng)，相(xiang)位(wei)噪聲(sheng) LPM（公式 1）與 VCO Q 值成平(ping)方反(fan)比，和輸出(chu)頻(pin)率成平(ping)方正(zheng)比關(guan)系。
基于(yu)砷化(hua)鎵(GaAs)或(huo)鍺(zang)硅(SiGe)制(zhi)造的(de)寬帶(dai)單(dan)核(he) VCO 通(tong)過(guo)將(jiang) VCO 的(de)調(diao)(diao)諧端口范(fan)圍(wei)(wei)從(cong) 5V（大部分硅基 PLL 電(dian)荷泵可(ke)用(yong)(yong)的(de)典型電(dian)壓）擴(kuo)展至 15V、甚至 30V 來(lai)解決(jue)范(fan)圍(wei)(wei)與噪聲(sheng)的(de)問題。這意味(wei)著，諧振(zhen)器(qi)(qi)(qi) Q 可(ke)以(yi)保持不(bu)變，但(dan)擴(kuo)展的(de)變容二極管可(ke)調(diao)(diao)諧性可(ke)以(yi)提(ti)供(gong)更(geng)(geng)廣泛(fan)的(de)調(diao)(diao)諧范(fan)圍(wei)(wei)，但(dan)不(bu)會惡化(hua)相位噪聲(sheng)。這種更(geng)(geng)高調(diao)(diao)諧范(fan)圍(wei)(wei)帶(dai)來(lai)的(de)挑戰，可(ke)以(yi)通(tong)過(guo)使用(yong)(yong)有源低通(tong)濾波(bo)器(qi)(qi)(qi)以(yi)將(jiang)電(dian)荷泵電(dian)壓（典型值為 5V）轉換為 15 V 或(huo) 30 V 來(lai)解決(jue)（參見(jian)圖 2 中(zhong) HMC733 的(de)調(diao)(diao)諧范(fan)圍(wei)(wei)）。這些(xie)有源濾波(bo)器(qi)(qi)(qi)需(xu)要(yao)使用(yong)(yong)高壓低噪聲(sheng)運算放(fang)大器(qi)(qi)(qi)。所以(yi)，典型的(de)微波(bo) LO 將(jiang)由(you) PLL（如(ru) ADF4106），運算放(fang)大器(qi)(qi)(qi)以(yi)及(ji) GaAsVCO 組(zu)成，在很多情況(kuang)下(xia)，還需(xu)要(yao)一(yi)個(ge)外部分頻(pin)(pin)器(qi)(qi)(qi)，將(jiang) VCO 信號分頻(pin)(pin)至 PLL 允(yun)許的(de)最(zui)大輸入(ru)頻(pin)(pin)率（對于(yu) ADF4106，為 6 GHz）。GaAs VCO 一(yi)般在 S 頻(pin)(pin)段和更(geng)(geng)高頻(pin)(pin)段下(xia)運行，因為諧振(zhen)器(qi)(qi)(qi)電(dian)路(lu)一(yi)般在 2GHz 以(yi)上提(ti)供(gong)最(zui)佳性能(neng)。設(she)計電(dian)路(lu)板(ban)時(shi)更(geng)(geng)要(yao)格外小心，這需(xu)要(yao)熟(shu)知(zhi)電(dian)源、模擬(ni)以(yi)及(ji) RF 和微波(bo)領域專業知(zhi)識。PLL 濾波(bo)器(qi)(qi)(qi)的(de)設(she)計及(ji)其性能(neng)仿真都需(xu)要(yao)具備豐富(fu)的(de)控(kong)制(zhi)理論和噪聲(sheng)建模經驗(yan)，并(bing)且需(xu)要(yao)熟(shu)悉每(mei)個(ge)組(zu)件。完(wan)成這些(xie)任務所需(xu)的(de)經驗(yan)并(bing)不(bu)容易獲得，一(yi)般只有從(cong)事硬件設(she)計工作(zuo)幾十年的(de)資深(shen)人士才(cai)具備。
圖 2. HMC733 調諧范圍。
目(mu)前有(you)多(duo)種(zhong)技術(shu)可(ke)以解決(jue)低 Q 值問題(ti)。在類似(si) ADF4360 的(de)(de)產品系(xi)列中，裸片（粘接到焊盤上(shang)）表面焊線的(de)(de) Q 值大(da)(da)約為 30。厚金屬電(dian)(dian)感也(ye)可(ke)以改善 Q 值，改進(jin)(jin)變容(rong)二極管 Q 也(ye)有(you)助(zhu)于(yu)大(da)(da)幅(fu)提高諧振器(qi) Q 值，從而進(jin)(jin)一步(bu)改善相位噪聲性能。適合制造高頻率(lv) VCO 和(he) N 分頻器(qi)電(dian)(dian)路的(de)(de) BiCMOS 工藝，以及(ji)用(yong)于(yu)開(kai)關各種(zhong)電(dian)(dian)容(rong)的(de)(de) CMOS 邏輯電(dian)(dian)路，這些(xie)意味(wei)著寬帶 PLL 和(he) VCO IC 切實可(ke)行(xing)，其(qi)小巧的(de)(de)尺寸和(he)更寬的(de)(de)頻率(lv)范圍則使(shi)其(qi)迅速得到無線市場的(de)(de)認可(ke)。
許多寬(kuan)帶(dai) LO 都采(cai)(cai)用(yong)(yong)了(le)這(zhe)種方法。覆蓋整個(ge)倍頻(pin)范圍的(de)(de) VCO 很有優(you)(you)勢(shi)，這(zhe)是因為一(yi)組分頻(pin)器(qi)(qi)可生成的(de)(de)頻(pin)率(lv)范圍只受 低(di)可用(yong)(yong) VCO 頻(pin)率(lv)和最高可用(yong)(yong)分頻(pin)比限制。采(cai)(cai)用(yong)(yong)硅芯片工藝的(de)(de) VCO 設計取得了(le)重(zhong) 大突破，通過開(kai)關不同(tong)的(de)(de)電容組，可以(yi)將(jiang) VCO 范圍劃分為多個(ge)子頻(pin)段(duan)。這(zhe)支持(chi)實現更廣泛(fan)的(de)(de)頻(pin)率(lv)覆蓋范圍，無需通過降(jiang)低(di)振蕩(dang)器(qi)(qi)諧振器(qi)(qi) Q 值來犧(xi)牲相位噪聲，同(tong)時(shi)支持(chi)使用(yong)(yong)電壓較低(di)的(de)(de)電荷泵，所以(yi)無需使用(yong)(yong)額外的(de)(de)運算放大器(qi)(qi)，其(qi)需要更高的(de)(de)電源電壓軌(gui)。進(jin)一(yi)步(bu)(bu)改善可將(jiang) VCO 頻(pin)段(duan)的(de)(de)數量從(cong)數十個(ge)增加(jia)到(dao)數百(bai)個(ge)，甚至在單(dan)片 IC 上開(kai)發其(qi)他單(dan)獨的(de)(de)重(zhong)疊 VCO 內核（按需進(jin)行開(kai)關），從(cong)而進(jin)一(yi)步(bu)(bu)優(you)(you)化相位噪聲，例(li)如 ADF4371（圖 3）。從(cong)圖 2 中 HMC733 的(de)(de)單(dan)核 VCO 與圖 3 的(de)(de) ADF4371 的(de)(de)多頻(pin)段(duan) VCO 之間(jian)，可以(yi)看出明顯的(de)(de)不同(tong)。
圖 3. ADF4371 頻率與 VTUNE 的(de)關系。
從圖 2 的頻(pin)率與 VTUNE 關系圖中可(ke)以(yi)看出，HMC733 調諧電(dian)(dian)(dian)壓與輸出頻(pin)率成正比，而在圖 3 中，調諧電(dian)(dian)(dian)壓基本上在 VTUNE 的 1.65V 目標值的幾百(bai)毫瓦以(yi)內。智能頻(pin)段選擇邏(luo)輯或(huo)自動校(xiao)準電(dian)(dian)(dian)路意(yi)味著用戶無需針對(dui)頻(pin)率開發頻(pin)段查找表，且(qie)存在足夠裕量，可(ke)以(yi)保(bao)證在電(dian)(dian)(dian)源電(dian)(dian)(dian)壓范(fan)圍，尤(you)其是溫度(du)電(dian)(dian)(dian)壓范(fan)圍內可(ke)靠運行。
PLL 改進
實現更高的(de)(de)數(shu)據速(su)(su)率(lv)需要(yao)具(ju)有更低(di)的(de)(de)向量誤差(cha)調(diao)(diao)制(EVM)速(su)(su)率(lv)（圖(tu) 4），這主要(yao)取決于窄帶(dai)無(wu)線應用(yong)中 PLL 頻(pin)(pin)(pin)率(lv)合(he)成器(qi)(qi)(qi)的(de)(de)帶(dai)內相位(wei)噪聲(sheng)貢獻；使用(yong) 200kHz 信道柵提供 1.8GHz 輸出(chu)需要(yao)很高的(de)(de) N(9000)，因而 N 分頻(pin)(pin)(pin)器(qi)(qi)(qi)的(de)(de) 20log(N)貢獻會(hui)(hui)在頻(pin)(pin)(pin)段內產(chan)生嚴(yan)重影響。高階調(diao)(diao)制速(su)(su)率(lv)（例如(ru) 64QAM）需要(yao)更低(di)的(de)(de) EVM，這會(hui)(hui)推動開發、采用(yong)和(he)部署(shu)小數(shu) N 分頻(pin)(pin)(pin)頻(pin)(pin)(pin)率(lv)合(he)成器(qi)(qi)(qi)，比如(ru) ADF4153A 和(he) ADF4193,這會(hui)(hui)使信道柵與 PFD 頻(pin)(pin)(pin)率(lv)無(wu)關，從(cong)而大幅降低(di)帶(dai)內噪聲(sheng)。將 ADF4106 和(he) ADF4153A 進行比較(jiao)（比較(jiao)圖(tu) 5 和(he)圖(tu) 6），可以明顯看出(chu)這一優勢，在 1kHz 頻(pin)(pin)(pin)偏(pian)下，帶(dai)內噪聲(sheng)從(cong)–90dBc/Hz 降至–105dBc/Hz。我們使用(yong) ADIsimPLL™來(lai)計(ji)算，它可以對 ADI 公司的(de)(de)所(suo)有 PLL 產(chan)品進行了仿真。
圖(tu) 4. 相位誤(wu)差 QPSK。
圖(tu) 5. 帶 VCO-1901846T 的整數 N 分頻 ADF4106。
圖(tu) 6. 帶 VCO-1901846T 的(de)小數 N 分頻 ADF4153A。
小(xiao)數 N 分(fen)(fen)頻(pin)還具有額(e)外的(de)優勢，由于(yu)(yu) PFD 頻(pin)率(lv)(lv)(lv)更高(gao)，支持的(de)環(huan)路帶寬更寬，因此鎖(suo)定時間更短。利用(yong)(yong)多個電荷泵失調電流和∑-?擾動(dong)功能，可將(jiang)小(xiao)數 N 雜散降(jiang)(jiang)低(di)到(dao)可接受的(de)水平(ping)。ADF4193 和 ADF4153A 分(fen)(fen)別支持 26MHz 和 32MHz PFD 頻(pin)率(lv)(lv)(lv)，更高(gao)的(de) PFD 頻(pin)率(lv)(lv)(lv)也允許用(yong)(yong)戶進一步降(jiang)(jiang)低(di) N，由于(yu)(yu)整數邊界(jie)雜散(IBS)的(de)發(fa)生率(lv)(lv)(lv)和影響(xiang)較小(xiao)，因此可進一步改善(shan) EVM 并(bing)簡化頻(pin)率(lv)(lv)(lv)規劃(hua)。ADF4371 采用(yong)(yong)的(de)最新 PLL 拓(tuo)撲(pu)支持高(gao)達 160MHz 的(de) PFD 頻(pin)率(lv)(lv)(lv)。小(xiao)數 N 分(fen)(fen)頻(pin)器件頻(pin)率(lv)(lv)(lv)分(fen)(fen)辨(bian)率(lv)(lv)(lv)的(de)改善(shan)（小(xiao)數調制器從 12 位(wei)分(fen)(fen)辨(bian)率(lv)(lv)(lv)增加到(dao) 39 位(wei)分(fen)(fen)辨(bian)率(lv)(lv)(lv)）也意味著 PLL 可用(yong)(yong)于(yu)(yu)生成(cheng)幾乎所有分(fen)(fen)辨(bian)率(lv)(lv)(lv)達到(dao)毫赫(MHz)，且精度*的(de)頻(pin)率(lv)(lv)(lv)。
圖 7. ADF4371。
過去，使(shi)用(yong)小(xiao)數(shu) N 分頻(pin)器件遇到的(de)(de)主要阻(zu)礙在于(yu)存(cun)在很高的(de)(de)小(xiao)數(shu)雜散(san)(san)，這(zhe)些雜散(san)(san)由∑-?調(diao)制(zhi)器生成，會降(jiang)低(di)頻(pin)譜(pu)純度，因此需要工程師付出更(geng)多努力，以(yi)減(jian)少或消(xiao)除(chu)其影(ying)響。由于(yu) ADF4371 具有(you)較低(di)的(de)(de)小(xiao)數(shu)雜散(san)(san)，并且(qie)沒(mei)有(you)整(zheng)數(shu)邊界(jie)，所(suo)以(yi)干(gan)凈頻(pin)譜(pu)意味(wei)著(zhu)(zhu)可以(yi)花(hua)費更(geng)少時間來研究、調(diao)試(shi)，或者從一(yi)定程度上消(xiao)除(chu)了這(zhe)些煩人的(de)(de)頻(pin)率(lv)生成偽影(ying)帶(dai)來的(de)(de)影(ying)響。較低(di)的(de)(de)帶(dai)內整(zheng)數(shu)邊界(jie)雜散(san)(san)(–55dBc)意味(wei)著(zhu)(zhu)一(yi)旦經(jing) PLL 濾波(bo)(bo)器濾波(bo)(bo)，雜散(san)(san)就可以(yi)得(de)到有(you)效(xiao)衰減(jian)。例(li)如(ru)，如(ru)果將 40kHz 濾波(bo)(bo)器用(yong)于(yu) 400 kHz 信道柵，那么濾波(bo)(bo)器提供 35dB 衰減(jian)意味(wei)著(zhu)(zhu)距離(li)整(zheng)數(shu)邊界(jie)最近信道的(de)(de)雜散(san)(san)為–90dBc。能夠(gou)使(shi)用(yong)高達 160MHz 的(de)(de)高 PFD 頻(pin)率(lv)意味(wei)著(zhu)(zhu)整(zheng)數(shu)邊界(jie)出現的(de)(de)幾(ji)率(lv)更(geng)低(di)，相比使(shi)用(yong) 32MHz PFD 頻(pin)率(lv)，使(shi)用(yong) 160MHz PFD 頻(pin)率(lv)時，其幾(ji)率(lv)低(di) 5 倍。
由于 PFD 頻(pin)(pin)率(lv)和頻(pin)(pin)率(lv)分辨(bian)率(lv)的(de)提(ti)高(gao)，PLL 品質(zhi)因數(FOM)也有顯著(zhu)提(ti)升，例如(ru)從 ADF4153 的(de)–216dBc/Hz 提(ti)高(gao)到 ADF4371 的(de)–233dBc/Hz（小數模(mo)式(shi)）。將圖 5 和圖 7 中的(de) ADIsimPLL 曲線進行比較，ADF4106 在(zai)(zai)整數模(mo)式(shi)下(xia)，采用(yong) 200kHz PFD 頻(pin)(pin)率(lv)設(she)置，10kHz 環(huan)路(lu)帶寬，生成 1.85GHz 輸(shu)出(chu)(chu)，而 ADF4371 則采用(yong) 160MHz PFD 頻(pin)(pin)率(lv)設(she)置，150kHz 環(huan)路(lu)帶寬。可以看出(chu)(chu)，在(zai)(zai) 1kHz 頻(pin)(pin)偏時存(cun)在(zai)(zai) 20dB 的(de)差異，PLL 頻(pin)(pin)率(lv)合成器技術取得明顯進步。
同時可(ke)以(yi)看出，存在(zai)著 1ps 和(he)(he)(he) 51fs 的(de)集成 rms 相(xiang)(xiang)位抖動的(de)差異。值得注意(yi)的(de)是(shi)，與過去由電(dian)感 Q 決定 rms 噪(zao)(zao)(zao)聲性(xing)能相(xiang)(xiang)比，帶(dai)內(nei)噪(zao)(zao)(zao)聲的(de)大(da)幅改善（通過低 FOM 和(he)(he)(he)小(xiao)數(shu)(shu)(shu) N 分(fen)頻實(shi)現(xian)）允許用(yong)戶將(jiang)環路(lu)濾(lv)波器帶(dai)寬增加至 150kHz，從而(er)抑制此(ci)帶(dai)寬內(nei)的(de) VCO 噪(zao)(zao)(zao)聲，并降(jiang)低 10kHz 至 100kHz 范圍內(nei)的(de)惡(e)化，后者一般(ban)決定 rms 噪(zao)(zao)(zao)聲。為實(shi)現(xian)這一帶(dai)內(nei)相(xiang)(xiang)位噪(zao)(zao)(zao)聲的(de)改善目(mu)標，采用(yong)更高規格(ge)的(de) PLL 頻率參考源(yuan)至關重要(yao)，通過改進此(ci)類方(fang)法的(de)性(xing)能和(he)(he)(he)靈活性(xing)，大(da)多數(shu)(shu)(shu)用(yong)戶都能接(jie)受(shou)這種權衡考量方(fang)案。在(zai)某些情況下(xia)，新型小(xiao)數(shu)(shu)(shu) N 分(fen)頻 PLL 提(ti)供的(de)更低帶(dai)內(nei)噪(zao)(zao)(zao)聲可(ke)以(yi)和(he)(he)(he)使用(yong)偏移(yi)或(huo)轉換(huan)環路(lu)的(de) PLL 的(de)結果相(xiang)(xiang)匹(pi)敵(di)，后者在(zai) VCO 至 PFD 的(de)反饋路(lu)徑(jing)中使用(yong)了(le)混頻器，可(ke)大(da)大(da)簡化要(yao)求(qiu)嚴苛應(ying)用(yong)的(de)頻率生成。
ADF4371VCO 的(de)(de)基波頻(pin)(pin)(pin)率范(fan)圍(wei)為(wei) 4GHz 至(zhi)(zhi) 8GHz，這是考慮了(le)(le)制(zhi)造(zao)設備(bei)所(suo)使(shi)用的(de)(de) SiGe 工藝的(de)(de) VCO 相位噪聲(sheng)性(xing)能的(de)(de)最(zui)佳點。為(wei)了(le)(le)生(sheng)成更高頻(pin)(pin)(pin)率，我們使(shi)用了(le)(le)倍(bei)頻(pin)(pin)(pin)器(qi)。通過(guo)重新設計 VCO 來實現雙倍(bei)頻(pin)(pin)(pin)率范(fan)圍(wei)存在一(yi)定問題，因為(wei)噪聲(sheng)的(de)(de)降(jiang)(jiang)低幅度高于通過(guo)擴(kuo)展(zhan)(zhan) VCO 的(de)(de)頻(pin)(pin)(pin)率范(fan)圍(wei)所(suo)預期(qi)的(de)(de) 6dB。所(suo)以，采(cai)用了(le)(le)倍(bei)頻(pin)(pin)(pin)器(qi)，它將 VCO 范(fan)圍(wei)從 8GHz 擴(kuo)展(zhan)(zhan)到(dao) 16GHz，還采(cai)用了(le)(le)四倍(bei)頻(pin)(pin)(pin)器(qi)，將 4GHz 至(zhi)(zhi) 8GHz 的(de)(de) VCO 范(fan)圍(wei)擴(kuo)展(zhan)(zhan)到(dao) 16GHz 至(zhi)(zhi) 32GHz。在每種(zhong)情(qing)況下，倍(bei)頻(pin)(pin)(pin)器(qi)都會帶來一(yi)些頻(pin)(pin)(pin)率噪聲(sheng)，包(bao)(bao)括 VCO 饋通，以及 2×、3×和 5×VCO 頻(pin)(pin)(pin)率。為(wei)了(le)(le)降(jiang)(jiang)低濾(lv)(lv)波要求，每個倍(bei)頻(pin)(pin)(pin)器(qi)電路都包(bao)(bao)含(han)跟蹤濾(lv)(lv)波器(qi)，以調(diao)諧輸出，最(zui)大限(xian)度提高了(le)(le)所(suo)需(xu)頻(pin)(pin)(pin)率與頻(pin)(pin)(pin)率噪聲(sheng)的(de)(de)功效比。雙倍(bei)輸出的(de)(de)次諧波抑制(zhi)一(yi)般低至(zhi)(zhi) 45dB，四部輸出則(ze)低至(zhi)(zhi) 35dB。
寬帶工作
從之前所(suo)示(shi)的窄帶(dai)示(shi)例(li)中，可(ke)以看出新型 PLL/VCO 技術(shu)優勢(shi)明(ming)顯，但與使用 HMC733VCO 的 HMC704PLL 生成寬帶(dai)頻率相(xiang)比，使用 ADF4371 還可(ke)以更進(jin)一步(bu)改善。用戶使用分(fen)立式解(jie)決方案時面(mian)臨(lin)諸(zhu)多(duo)挑戰，其目(mu)標是(shi)生成 20GHz 至 29GHz 的干凈可(ke)變 LO。
首(shou)先，HMC733VCO 的輸出功率必須在(zai)板上分配，并分頻至(zhi)適合 HMC704 的頻率，所以必須使用外部分頻器(qi)（如(ru)(HMC492)，將 10GHz 至(zhi) 14.5GHz 范圍分頻至(zhi) HMC704 允許的 5GHz 至(zhi) 7.25GHz。
然后(hou)，必(bi)須使用倍(bei)(bei)頻器(qi)（如 HMC576）將 10GHz 至 15GHz 頻率范圍倍(bei)(bei)增至 20GHz 至 30GHz。
需(xu)要使用有源(yuan)(yuan)低通濾(lv)波器來生成(cheng) HMC733 所需(xu)的(de)調諧電(dian)壓(ya)。本示例(li)使用 ADA4625-1。這也要求運(yun)算放大器的(de)電(dian)源(yuan)(yuan)電(dian)壓(ya)高到足(zu)以生成(cheng)所需(xu)的(de)調諧調壓(ya)（在本例(li)中(zhong)，為 15 V）。
調(diao)諧靈敏度的變(bian)化(hua)必須(xu)在整個(ge) VCO 頻(pin)率(lv)范圍內(nei)進(jin)行補償。這通常通過(guo)調(diao)節電(dian)荷泵電(dian)流(liu)，以保持電(dian)荷泵增(zeng)益和 VCO 增(zeng)益的乘積來實現。
HMC576 倍頻(pin)器之后(hou)的 VCO 饋(kui)通約(yue)為(wei)–20dBc。ADF4371 的調諧濾波器會將倍頻(pin)器產生的不必要(yao)的頻(pin)率(lv)抑制(zhi)在 35 dBc。這大大簡化了后(hou)續(xu)濾波。
圖 8. 分立式 PLL/VCO 倍頻器解決方(fang)案。
相(xiang)比之(zhi)下，ADF4371 PLL/VCO 開箱(xiang)即(ji)用(yong)(yong)，只需(xu)使(shi)用(yong)(yong)一個(ge)高(gao)品(pin)質(zhi)的(de)(de)(de)(de)外部參考(kao)頻率(lv)(lv)源(yuan)(yuan)(yuan)，即(ji)可(ke)生成(cheng)此(ci)頻率(lv)(lv)。可(ke)以復(fu)制 EV-ADF4371SD2Z 的(de)(de)(de)(de)布局，同時(shi)復(fu)制相(xiang)應的(de)(de)(de)(de)電(dian)源(yuan)(yuan)(yuan)管理解決方案。環路(lu)濾波(bo)器(qi)(qi)的(de)(de)(de)(de)設計(ji)(ji)也(ye)會(hui)明顯簡化，因為不(bu)需(xu)要最終(zhong)用(yong)(yong)戶(hu)(hu)補償靈(ling)敏度(kV)的(de)(de)(de)(de)變化，也(ye)無(wu)需(xu)使(shi)用(yong)(yong)有(you)源(yuan)(yuan)(yuan)濾波(bo)器(qi)(qi)元件(jian)。用(yong)(yong)戶(hu)(hu)無(wu)需(xu)花(hua)(hua)費數周時(shi)間(jian)來選擇器(qi)(qi)件(jian)，也(ye)無(wu)需(xu)花(hua)(hua)費大量(liang)時(shi)間(jian)來為每(mei)個(ge)分(fen)立式組件(jian)構建(jian)仿(fang)(fang)真模型，他們可(ke)以直接使(shi)用(yong)(yong) ADIsimPLL 來設計(ji)(ji)和(he)仿(fang)(fang)真預期的(de)(de)(de)(de)性能，并通過 ADF4371 評(ping)估(gu)板來評(ping)估(gu)獲取準確的(de)(de)(de)(de)預期結果，因為評(ping)估(gu)結果與仿(fang)(fang)真性能非常接近(jin)。更少的(de)(de)(de)(de)組件(jian)數量(liang)和(he)更高(gao)的(de)(de)(de)(de)集成(cheng)水(shui)平能夠大幅(fu)改善系(xi)統的(de)(de)(de)(de)尺(chi)寸(cun)和(he)重(zhong)量(liang)，此(ci)外，也(ye)會(hui)大幅(fu)改善系(xi)統性能，計(ji)(ji)算(suan)得出的(de)(de)(de)(de) ADF4371 集成(cheng) rms 抖(dou)動為 60fs，而分(fen)立式解決方案的(de)(de)(de)(de)抖(dou)動為 160fs。從圖 9 可(ke)以看出，組件(jian)數量(liang)和(he)電(dian)路(lu)板面積均明顯節省，如果不(bu)包括必要的(de)(de)(de)(de)退耦電(dian)容和(he)其他所(suo)需(xu)的(de)(de)(de)(de)無(wu)源(yuan)(yuan)(yuan)器(qi)(qi)件(jian)，有(you)源(yuan)(yuan)(yuan)器(qi)(qi)件(jian)和(he)功率(lv)(lv)分(fen)路(lu)器(qi)(qi)的(de)(de)(de)(de)總面積相(xiang)當于 96mm2，而 ADF4371 僅 49mm2。用(yong)(yong)戶(hu)(hu)也(ye)可(ke)以根據需(xu)要為 VCO 選擇 3.3V 電(dian)源(yuan)(yuan)(yuan)，以節省功率(lv)(lv)。
圖 9. ADF4371 框圖。
在基波(bo) VCO 模式(shi)下(xia)，ADF4371 的(de)頻譜純度達到最高，無用(yong)(yong)雜(za)散(san)（非帶內）僅限于 VCO 諧波(bo)。對(dui)于許多轉換器時鐘應用(yong)(yong)，方波(bo)本身(shen)的(de)特性不會造(zao)成問題，可(ke)能確實合(he)(he)乎需(xu)要(yao)，但(dan)對(dui)于儀器儀表(biao)應用(yong)(yong)來說，寬帶雜(za)散(san)頻率(lv)一般必須低(di)于 50dBc。可(ke)調(diao)諧波(bo)濾波(bo)器可(ke)幫助(zhu)消除這些諧波(bo)，專門設計的(de) ADMV8416/ADMV8432 非常適合(he)(he)對(dui) ADF4371 的(de)輸出進(jin)行濾波(bo)。
ADMV8432 是(shi)(shi)一(yi)款可調(diao)諧帶(dai)(dai)通(tong)濾(lv)波器(qi)，指中(zhong)心工作(zuo)頻(pin)(pin)(pin)率范圍為(wei)(wei) 16GHz 至 32Ghz，典型 3dB 帶(dai)(dai)寬(kuan)為(wei)(wei) 18%，典型插(cha)入損耗為(wei)(wei) 9dB，寬(kuan)帶(dai)(dai)抑制大(da)于(yu) 30dB，專為(wei)(wei)配合(he) ADF4371 四倍頻(pin)(pin)(pin)器(qi)輸(shu)出使用而設計。ADMV8416 也是(shi)(shi)一(yi)款可調(diao)諧帶(dai)(dai)通(tong)濾(lv)波器(qi)，工作(zuo)頻(pin)(pin)(pin)率范圍為(wei)(wei) 7GHz 至 16GHz，典型 3dB 帶(dai)(dai)寬(kuan)為(wei)(wei) 16%，典型插(cha)入損耗為(wei)(wei) 8dB，寬(kuan)帶(dai)(dai)抑制大(da)于(yu) 30dB，可配合(he) ADF4371 倍頻(pin)(pin)(pin)器(qi)輸(shu)出使用。
圖 10. ADF4371 20 GHz 輸出(chu)。
圖 11. 使用 ADMV8432 濾波器的(de) ADF4371 20 GHz 輸出。
ADMV8416/ADMV8432 均(jun)采用雙(shuang)重疊頻(pin)段結構，帶內部 RF 開(kai)關(guan)，可以(yi)(yi)實(shi)現更(geng)寬(kuan)的(de)頻(pin)率覆蓋范圍，同時(shi)保(bao)持出色(se)的(de)抑制性能。頻(pin)段選擇通過(guo)對所需的(de)電(dian)平(ping)轉換器(qi)(qi)實(shi)施數字邏輯控制來實(shi)現。電(dian)平(ping)轉 換器(qi)(qi)確保(bao)內部 RF 開(kai)關(guan)會(hui)進行(xing)相應的(de)偏(pian)置，以(yi)(yi)獲得(de)高于+34dBm 的(de)最佳輸入三(san)階交調截點(IIP3)。
在每個工作頻段內，可(ke)調諧濾波器(qi)(qi)(qi)通過(guo) 0V 至 15V 的(de)模(mo)擬控制電壓進(jin)行控制，消耗的(de)電流不(bu)到 1µA。這種控制電壓一般通過(guo) DAC 和運(yun)算放大器(qi)(qi)(qi)驅動(dong)電路生(sheng)成。例如 AD5760DAC 后接 ADA4898 運(yun)算放大器(qi)(qi)(qi)，可(ke)以(yi)為濾波器(qi)(qi)(qi)提供相對較快的(de)調諧速度和低噪聲驅動(dong)電壓。如果調諧速度不(bu)太重要，則可(ke)以(yi)將(jiang) DAC 直接驅動(dong)至濾波器(qi)(qi)(qi)的(de)調諧端口。
考慮到(dao)這些(xie)模(mo)擬調(diao)諧(xie)濾(lv)(lv)(lv)波(bo)(bo)器(qi)(qi)的(de)(de)性能(neng)指標，可(ke)(ke)(ke)以(yi)在犧牲少量輸出(chu)功(gong)率(lv)的(de)(de)情況(kuang)下，去除 ADF4371 頻率(lv)合(he)成(cheng)器(qi)(qi)倍頻器(qi)(qi)和四倍頻器(qi)(qi)輸出(chu)中的(de)(de)無用(yong)諧(xie)波(bo)(bo)成(cheng)分。雖然為(wei)了(le)解決插入損(sun)耗問題，可(ke)(ke)(ke)能(neng)需要(yao)額 外的(de)(de)放大級，但濾(lv)(lv)(lv)波(bo)(bo)器(qi)(qi)一(yi)般比分立(li)式開(kai)關組解決方案要(yao)小，尤其(qi)在需要(yao)寬帶可(ke)(ke)(ke)調(diao)諧(xie)性的(de)(de)情況(kuang)下。此(ci)外，頻率(lv)合(he)成(cheng)器(qi)(qi)的(de)(de)雜(za)散電平在濾(lv)(lv)(lv)波(bo)(bo)前一(yi)般為(wei)–35dBc，濾(lv)(lv)(lv)波(bo)(bo)后(hou)可(ke)(ke)(ke)以(yi)達到(dao)–55dBc。未濾(lv)(lv)(lv)波(bo)(bo)且 未使(shi)用(yong)的(de)(de)輸出(chu)的(de)(de)耦合(he)可(ke)(ke)(ke)能(neng)會影響饋通(tong)，構(gou)建(jian)模(mo)型(xing)時應(ying)該非(fei)常小心，以(yi)實現濾(lv)(lv)(lv)波(bo)(bo)器(qi)(qi) IC 的(de)(de)全阻(zu)帶抑制(zhi)。
結論
隨(sui)著相關(guan)工(gong)藝、電(dian)路和(he)封裝技術的各(ge)種(zhong)創新，頻(pin)(pin)率(lv)(lv)生成(cheng)技術不斷發展，能(neng)夠為用戶提(ti)(ti)供比以前的分立式解(jie)決方案的體積更小(xiao)、功能(neng)和(he)性(xing)能(neng)更出(chu)色的解(jie)決方案。寬(kuan)帶頻(pin)(pin)率(lv)(lv)工(gong)作(zuo)趨勢推(tui)動(dong)了新款 IC 的開發，即覆(fu)蓋(gai)多個(ge)倍頻(pin)(pin)率(lv)(lv)，頻(pin)(pin)率(lv)(lv)范圍高(gao)達 32GHz。寬(kuan)帶 PLL/VCO 提(ti)(ti)供了很高(gao)的靈活性(xing)和(he)簡潔(jie)性(xing)，可以幫(bang)助最(zui)終用戶大幅縮短設計時間和(he)加快上(shang)市時間。
對頻(pin)(pin)譜純(chun)度的(de)(de)需(xu)求推動濾波 IC 不斷創新，這些 IC 與新開發的(de)(de)頻(pin)(pin)率(lv)合成器 IC 配合使(shi)用(yong)(yong)，可(ke)以提供(gong)現代無(wu)線應用(yong)(yong)所(suo)需(xu)的(de)(de)低相位噪(zao)聲和高頻(pin)(pin)譜純(chun)度毫(hao)米波信(xin)號源。用(yong)(yong)戶可(ke)以使(shi)用(yong)(yong)免(mian)費的(de)(de)仿真工具 ADIsimPLL 來評估和比(bi)較 PLL 性能(neng)，還可(ke)以使(shi)用(yong)(yong)簡單(dan)易用(yong)(yong)、具有直觀界面的(de)(de)快速(su)行為(wei)模(mo)型幫(bang)助進行組件選型。這款工具為(wei)設計工程師節省了大(da)(da)量時間(jian)，使(shi)他(ta)們(men)無(wu)需(xu)構建大(da)(da)量不同(tong)領域的(de)(de)數(shu)學模(mo)型來預測性能(neng)。
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